English  |  正體中文  |  简体中文  |  全文筆數/總筆數 : 1365/1366 (100%)
造訪人次 : 1340220      線上人數 : 690
RC Version 7.0 © Powered By DSPACE, MIT. Enhanced by NTU Library IR team.
搜尋範圍 查詢小技巧：
  • 您可在西文檢索詞彙前後加上"雙引號"，以獲取較精準的檢索結果
  • 若欲以作者姓名搜尋，建議至進階搜尋限定作者欄位，可獲得較完整資料
    •  進階搜尋


    請使用永久網址來引用或連結此文件: http://120.105.36.38/ir/handle/987654321/785


    題名: 藉由TCAD 模擬軟體輔助以探究奈米等級接觸蝕刻停止層
    作者: 王木俊
    貢獻者: 電子工程系
    關鍵詞: 閘極漏電流、短通道效應、應變工程、應變矽、接觸蝕刻截止層、熱載
    日期: 2013-12-31
    上傳時間: 2014-01-13 10:13:13 (UTC+8)
    摘要: 隨著半導體元件尺寸不斷的微縮，半導體工業面臨到了許多關鍵性的挑戰。
    諸如薄的介電層所引起的高閘極漏電流、較難持續地維持高比率的導通與截止電
    流 (Ion / Ioff )、短通道效應等。在遵循摩爾定律(Moore’s law)的原則下，元件尺
    寸大小仍有微縮的空間。如何降低因尺寸微縮所帶來的負面影響，但仍期盼提升
    元件的效能或維持其持平的能力，已成為改善元件效能的主要動力，並且也是半
    導體代工廠積極想要解決的主要目標之一。奈米MOS 元件應變工程的引進，是
    一可行性的方向，可迅速與傳統製程作整併，而增加汲極與源極間的驅動電流。
    一般來說，應變矽的分類可由面積大小來區分為全面性應變矽與局部性應變矽，
    其中施加的應力種類又可分為伸張應變與壓縮應變兩種。
    本計畫將以探討奈米等級元件，於不同厚度的接觸蝕刻停止層(Contact Etch
    Stop Layer, CESL) 產生之應變對元件效能的影響，為主要量測之參考組。而沒
    有CESL 製程的元件為對照組。改變接觸蝕刻停止層的厚度(380Å 和1300Å )，透
    過高/低應力的拉伸和壓縮影響，分別探討不同通道長寬元件下之電性特性是否
    有顯著提升。另外，當氮化矽接觸蝕刻停止層所產生的應力，對元件通道產生足
    夠應變，進而提升nMOSFET 與pMOSFET 的遷移率時，雖然此兩種電晶體的驅
    動電流也被提升，但位於源/汲極區的接面可能因而產生較多的缺陷(Defects)
    或電位阱(Traps) ，使其源/汲極接面區的電場分佈有所改變，進而劣化元件的
    可靠性能力的可能性，是有必要作一深入研究的。透過量測與TCAD 模擬軟體
    的模擬建立，以瞭解此等接面電場的分佈與缺陷或電位阱位置或數量的關係，在
    元件可靠性的品質考量上，尤其是熱載子效應的接面電場的分佈對照，將有助於
    後續製程良率與元件可靠性的改善。
    顯示於類別:[電子工程系] 校內專題研究計畫

    文件中的檔案:

    檔案 描述 大小格式瀏覽次數
    王木俊-成果報告.pdf5594KbAdobe PDF170檢視/開啟


    在MUSTIR中所有的資料項目都受到原著作權保護.

    DSpace Software Copyright © 2002-2004  MIT &  Hewlett-Packard  /   Enhanced by   NTU Library IR team Copyright ©   - 回饋