藉由TCAD 模擬軟體輔助以探究奈米等級接觸蝕刻停止層

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题名:	藉由TCAD 模擬軟體輔助以探究奈米等級接觸蝕刻停止層
作者:	王木俊
贡献者:	電子工程系
关键词:	閘極漏電流、短通道效應、應變工程、應變矽、接觸蝕刻截止層、熱載
日期:	2013-12-31
上传时间:	2014-01-13 10:13:13 (UTC+8)
摘要:	隨著半導體元件尺寸不斷的微縮，半導體工業面臨到了許多關鍵性的挑戰。諸如薄的介電層所引起的高閘極漏電流、較難持續地維持高比率的導通與截止電流 (Ion / Ioff )、短通道效應等。在遵循摩爾定律(Moore’s law)的原則下，元件尺寸大小仍有微縮的空間。如何降低因尺寸微縮所帶來的負面影響，但仍期盼提升元件的效能或維持其持平的能力，已成為改善元件效能的主要動力，並且也是半導體代工廠積極想要解決的主要目標之一。奈米MOS 元件應變工程的引進，是一可行性的方向，可迅速與傳統製程作整併，而增加汲極與源極間的驅動電流。一般來說，應變矽的分類可由面積大小來區分為全面性應變矽與局部性應變矽，其中施加的應力種類又可分為伸張應變與壓縮應變兩種。本計畫將以探討奈米等級元件，於不同厚度的接觸蝕刻停止層(Contact Etch Stop Layer, CESL) 產生之應變對元件效能的影響，為主要量測之參考組。而沒有CESL 製程的元件為對照組。改變接觸蝕刻停止層的厚度(380Å 和1300Å )，透過高/低應力的拉伸和壓縮影響，分別探討不同通道長寬元件下之電性特性是否有顯著提升。另外，當氮化矽接觸蝕刻停止層所產生的應力，對元件通道產生足夠應變，進而提升nMOSFET 與pMOSFET 的遷移率時，雖然此兩種電晶體的驅動電流也被提升，但位於源/汲極區的接面可能因而產生較多的缺陷(Defects) 或電位阱(Traps) ，使其源/汲極接面區的電場分佈有所改變，進而劣化元件的可靠性能力的可能性，是有必要作一深入研究的。透過量測與TCAD 模擬軟體的模擬建立，以瞭解此等接面電場的分佈與缺陷或電位阱位置或數量的關係，在元件可靠性的品質考量上，尤其是熱載子效應的接面電場的分佈對照，將有助於後續製程良率與元件可靠性的改善。
显示于类别:	[電子工程系] 校內專題研究計畫

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