接觸蝕刻截止層厚度應變對奈米等級矽電晶體之電特性與可

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題名:	接觸蝕刻截止層厚度應變對奈米等級矽電晶體之電特性與可
作者:	陳肇業
貢獻者:	電子工程系
關鍵詞:	接觸窗蝕刻停止層、金氧半場效電晶體、應變矽技術、矽鍺通道、載子
日期:	2012-12
上傳時間:	2013-04-16 18:28:05 (UTC+8)
摘要:	隨著半導體生產技術的進步，金氧半場效電晶體已從100 微米的世代進入到 28 奈米或更小的世代，遵循摩爾定律(Moore’s law)的原則下，作元件尺寸大小的微縮，如何不因尺寸微縮而仍然可提升元件效能，已成為每一個製程世代，積極解決的主要目標之一。近年來，其他學者提出應變矽技術以提高元件的載子遷移率，進而提升元件的驅動電流。一般而言，此應變技術是以利用矽與鍺的晶格常數不同造成匹配不均，來產生電晶體通道(矽鍺通道)形變，其技術大致可分為單軸應變和雙軸應變。為因應n/pMOSFET 對應變通道之需求不同，改以單軸應變在X、Y、Z 得到不同載子遷移率的變化，分別提高電子或電洞之遷移率，最有可能被導入量產。由文獻指出，X、Y 平面位於拉伸應力下，電子或電洞的載子遷移率，皆有明顯的提高。對於p 通道元件而言，電洞載子遷移率的增加是由於有效載子質量 (Effective mass)的減少 ; 對於n 通道電晶體載子遷移率增加而言，則為載子在電子的谷間散射(Inter-valley scattering)情況與能帶間的散射(Inter-band scattering)情況減少有關，而增加遷移率(Mobility)。本研究將針對奈米製程接觸窗蝕刻停止層(CESL)壓縮應變於(110)MOS 元件上，瞭解探究不同矽覆蓋層與溫度下，此等矽電晶體之電特性尤其在接面效能之研究，並針對p 型元件作分析，由文獻指出，n 型元件在CESL 壓縮應變對元件的效能不是很理想。此次元件溫度應力分別從25℃至125℃，也將作分析與比較，並且分析不同Si-cap 厚度(24Å &39Å )與無應變之對照組做比較，再進一步的去探討，對元件接面漏電流部分有何影響。而可靠性部分也將有些許著墨。
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