SOI 晶片上之 n 型奈米鰭式電晶體其 GCIP 模型特性研究

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題名:	SOI 晶片上之 n 型奈米鰭式電晶體其 GCIP 模型特性研究
作者:	王木俊
貢獻者:	電子工程系
關鍵詞:	鰭式電晶體、電子電洞對、元件貫穿、奈米製程、人工智慧
日期:	2018-10-30
上傳時間:	2018-12-17
摘要:	由於高效能運算(HPC)用於人工智慧（AI）領域商機，諸如自動駕駛智慧車等比過去更大，再加上伺服器、虛擬實境(VR）、擴增實境（AR）抬頭，這四大領域加持對 HPC IC 的需求大大增加，威力遠超過物聯網與智慧型手表。傳統平面式場效電晶體(MOSFET)元件在此應用領域上已漸漸力不從心。發展新式元件整合於傳統 CMOS 製程中，尤其在 10/7 奈米以下的 IC 產品，更是被期待的。目前台積電(tsmc)已將此鰭式場效電晶體(FinFET)製作技術應用於量產中。但如何提高 IC 的良率與可靠性，仍是個持續性的工作。進入奈米等級的 MOSFET 元件，隨著閘極氧化層的變薄，閘極電子的穿隧效應(Tunneling effect)也愈來愈明顯，使得閘極上的電子有機會透過此機制到達元件的汲極區域產生撞擊，而有電子電洞對(Electron-hole pair, EHP)產生。在元件關閉狀態(Off state)下，此現象更是明顯。當汲極電壓增加，吸引閘極上的電子在 n 型通道之 MOSFET (nMOSFET)元件，有機會因雪崩式的電子電洞對產生，造成元件貫穿(Gate current-induced punch-through, GCIP)，源極端的電流(IS)會由正轉負(轉折時的 VD 電壓稱為 VE-H)，此種現象在 2D 90 奈米 nMOSFET 與 28 奈米 HK/MG nMOSFET 都有被發現。因此，藉由前人的研究應用在 SOI 晶片上 3D n 型通道之鰭式電晶體(n-channel FinFET, nFinFET)，瞭解是否依然有此現象?可以作為元件特性好壞的一個指標，尤其在可靠度的探討上。最後，所量測結果將與前人所做的研究，做一比對分析，瞭解其中的差異，也是本次的研究重點。透過研究發現在平面 MOSFET 與 3D FinFET 結構上之 VE-H 值，基本上差異不大都在 3.5V 以上。由於隨著元件尺寸縮小，出現大電壓的機會降低，因此發生 GCIP 的現象降低，但在可靠度的檢測與判斷上，不失是一個好的方式以探討閘極介電層的品質良寙。若將此驗證，寫入晶片自動量測系統(WAT) ，以作為晶片在閘極氧化層成長後，品質之快速驗證與篩選，也是一個好方式。
顯示於類別:	[電子工程系] 校內專題研究計畫

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