奈米鰭式電晶體閘極介電物質成長後之漏電流品質驗證

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題名:	奈米鰭式電晶體閘極介電物質成長後之漏電流品質驗證
作者:	王木俊
貢獻者:	電子系
關鍵詞:	閘極漏電流、絕緣層上矽、鰭式電晶體、奈米製程、高效能運算
日期:	2017-10
上傳時間:	2017-12-29 15:11:25 (UTC+8)
摘要:	隨著高效能運算(HPC)電子產品的應用推廣與提升，此HPC 市場(諸如: 人工智慧（AI）領域商機，如自動駕駛智慧車等比過去更大，再加上伺服器、虛擬實境（VR）、擴增實境（AR）抬頭，這四大領域) 規模在未來五年內上看約 200 億美元，就如目前(2016 年)蘋果手機iPhone 7 其中的A10 晶片亦採用台積電16 奈米鰭式電晶體(FinFET)的製程，可見未來在10 奈米甚至至5 奈米製程，應該依然以鰭式電晶體的架構為主軸，作IC 電路設計。在鰭式電晶體的製作過程中，由於電晶體由原先的金氧半電晶體(MOSFET) 平面(2D)架構，轉成立體3D 閘極架構，使得整體電晶體的通道寬度，因而增加許多，促使驅動電流(ION)可被提升，而增加了電晶體的開關速度。但在製作的困難度增加許多，尤其在側壁(spacer)絕緣品質、矽鰭的形成(Si-fin formation)、閘極的堆疊(gate stack)及鰭的界面(fin junction)上需琢磨的時間付出是最多的，最後一項可藉採用絕緣層上矽(SOI)的晶片，取代一般整體塊狀(bulk)矽晶片，以降低源/汲極(S/D)所引起的界面寄生電容以及附帶的閂鎖效應(latch-up effect)。在此次的研究中，將以閘極的堆疊所引發的問題為探討，尤其在閘極氧化層生成的品質上作深入探討，了解此氧化層品質，若有生成不良或劣化，是歸諸於鰭高部分、鰭正面通道寬度、還是此兩種形狀接合的邊角(corner)造成的。由於高效能運算IC，雖大多採用此製程的最小尺寸，但在實際應用中，也有少部分使用較寬的通道元件，這會使晶片在製程中，閘極氧化層在邊角的乾蝕刻上，有時因凹陷(recess)形成，而使邊角的氧化層品質不在可控制的範圍內，致使鰭式電晶體漏電流有增加，導致元件的 OFF 電流也增加，甚至是元件也因可靠性而劣化。如何建立快速並有效的監控是一個有趣的研究主題。利用在平面MOSFET 上，我們已建立的分離技術基礎上，可將閘極氧化層的漏電流，主要由閘極氧化層的面積部分所貢獻或是側邊的周長所貢獻分離出來。我們將設計元件尺寸，嘗試將此分離技術做延伸，來探討鰭式電晶體的閘極氧化層漏電，主要是由鰭高部分、鰭正面通道寬度、還是此兩種形狀接合的邊角所造成的。可以提供半導體廠早些預警，做正確的判斷與問題解決。若成果一切順利，還可將此驗證，寫入晶片自動量測系統(WAT) ，以作為晶片在閘 2 極氧化層成長後，品質之快速驗證與篩選。
顯示於類別:	[電子工程系] 校內專題研究計畫

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